전기적 관점에서 물질을 나누면 도체(conductor)와 유전체(dielectric material)로 나눌 수 있다. 도체는 자유전자가 있어서 전기가 잘 통할 수 있는 물질이다. 유전체는 전기가 잘 통하지 않는 물질이다. 유전체를 배울 때 유전율(permittivity)을 배우게 된다. 유전율은 한자로 誘電率 이라고 한다. 誘電 은 전기를 유도한다는 뜻이다. 따라서 誘電率은 전기를 유도하는 정도라고 할 수 있다. 두 개의 금속판 사이에 유전율이 높은 물질을 채워넣으면 두 개의 금속판에 적은 전압을 가해도 많은 전하를 저장할 수 있다. 이것은 유전 물질의 분극(polarization) 현상때문이다. 금속은 자유전자(free electron)가 존재하므로 전압을 가하면 일정한 방향으로 자유롭게 움직이는 것이 가능하다. 그러나 유전물질(dielectric material) 은 자유전자가 없어서 전압을 가해도 자유롭게 움직일 수 없다. 그러나 전자가 이동할 수는 없어도 한쪽으로 치우치는 형태로 변할 수는 있다. 자유전자도 없고 전기도 통하지 않아서(그래서 절연체(insulator)라고도 한다.) 아무 쓸모도 없을 것 같은 유전체가 실제로는 전기 회로에서 아주 중요한 역할을 한다. 그 원리를 알아보는 것은 재미있는 일이 될 것이다.
1. 유전체의 분극 유전체가 분극되는 경우는 다음과 같다.
1.1 극성분자(Polar Molecules)
극성 분자(Polar Molecules)는 분자 구조상 극성을 가질 수 밖에 없는 형태다. 물(H2O)이 대표적인 극성 분자이다. 물은 산소가 음극(-)성이며 양쪽에 위치한 수소가 양극성(+)을 가지기 때문에 평소에도 분자 자체가 극성을 가지고 있다. 극성 분자는 평소에는 무질서하게 배열되어 있어서 전체적으로 봤을 때는 서로 상쇄되어 버린다. 그러나 양 극에서 전압을 가하면 일정하게 배열되어 버린다. 왼쪽 그림에서 물의 분자와 전기쌍극자가 전기적으로 같은 것으로 표시하고 있다. 앞으로는 물 분자대신 전기적으로 등가인 전기쌍극자(Electric Dipole) 형태로 표시한다.
1.2 무극성분자(Non-Polar Molecules)
무극성 분자(Non-Polar Molecules)는 어느 한쪽으로 치우지지 않고 전기적 극성을 가지지 않는다. 그러나 양 극단에 전압을 가해주면 전자가 한쪽으로 치우치게 된다. 전자가 빠져나간 곳은 자연스럽게 양극(positive)을 가지게 된다. 이것은 양쪽으로 길게 잡아 끌어 당기는 형태가 되어 길쭉한 모양이 된다.
보통의 원자는 전자와 핵의 전기적 특성이 서로 상쇄되어서 외부에서 보면 원자 전체의 전기적 특성은 0이 되어 버린다. 그런데, 외부에서 (+)극성을 가지는 물체를 가까이 한다면 전자는 외부에서 접근하는 물체에 가까이 가려고 할 것이다. 물체를 가까이 가져가면 전자와 핵의 전기적 특성이 외부에 나타나게 된다. 전기적 중성상태의 원자를 공처럼 생겼다고 하면 이 때의 모양은 공을 찌그러트린 모양이 된다.
1.3 유전체가 분극되는 과정
분극현상으로 분자들이 쭉 늘어서면 표면을 제외한 내부는 전하들이 가까이 위치하는데 이것은 극성을 상쇄시켜 버리므로 없는 것처럼 보인다. 따라서 남는 전하들은 표면에 위치하는 전하들뿐이다. 이 전하들이 유전체 내부에 전계를 만든다. 이 전계는 외부전계를 상쇄시키므로 외부에서 보면 전기장이 약해진 것처럼 보인다. permittivity(유전율) 가 크면 분극에 의해서 내부에서 생기는 전계도 그만큼 강해진다. 여기서 주의할 것은 분극으로 나타난 전하는 어디로 이동할 수 있는 전하가 아니다. 때문에 자유롭게 이동할 수 있는 전하와 구별하기 위해서 구속전하 (bound charge)라는 말을 붙인다. 일반적으로 전하라고 하면 자유롭게 이동할 수 있는 자유전하(free charge)를 말하는 것이다.
2. 커패시터에서 유전체의 역할
커패시터는 두 장의 금속판을 마주 보게 하고 양극판에 전극을 연결하여 두 장의 금속판 사이의 전압이 전지의 전압과 같아질 때 까지 전하를 모아주는 장치이다. 여기서 주목해야 하는 것은전지의 전압과 양 금속판의 전압이 같아지면 그 때부터는 전하가 이동하지 않는다는 것이다. 전하를 이동시키는 것은 전지에서 가해지는 압력이며 압력이 같아지면 이동할 수 없기 때문이다. 그러므로 전하를 많이 담도록 하기 위해서는 높은 전압을 가해서 압력을 크게 하면 된다는 것을 알 수 있다.
금속판 면적을 크게하거나, 거리를 줄인다. And 유전체를 이용 유전물질을 금속판 사이에 끼워주면 전하를 금속판에 더 많이 담을 수 있게 된다.
유전체는 보통 전류는 흐르지 않지만 전하가 유도되어 외부자기장보다 약한 내부 자기장을 형성하는 물체. 전류가 아예 안흐르지는 않지만 일반적으로 유전체=절연체=부도체로 쓰이는 경우가 많으며 보통의 경우에는 전류가 흐르지 않는다.
유전율은 유전체가 전하를 유도할수 있는 비율.유전체는 외부 전기장에 의해 편극전하(물질의 원자나 분자속에 속박되어있는 전자가 전기력을 받아 원자 또는 분자속에서 이동하며 분극할떄 나타나는 전하)가 발생하는데, 이 편극의 크기는 같은 전기장이라도 물질마다 다르게 된다. 이 다른정도를 나타내는 물질상수가 유전율. High-K는 물질상수가 높은 유전체, Low-K는 물질상수가 낮은 유전체
'High-K, Low-k' 공정이 점점 미세화 되면서 SiO2를 대신할 물질을 찾게 되었다. 그래서 나온개념이 High-K, Low-K. 그런데 왜 공정수준이 미세화되면서 SiO2를 대신할 물질을 찾게 되었을까?
Capacitor, C 우선, 캐패시터에 대해 살펴보자
우선, 캐패시터에 대해 살펴보자. 캐패시터의 역할은 전하를 저장하는 창고역할을 한다. 즉, 전류가 흐르지 못하게 차단한다.
창고 크기를 늘리고 싶으면 면적을 키우거나, 유전율을 높이거나 거리를 줄이면 된다.
MOSFET
공정 수준이 작아지면서 소자의 크기도 점차 작아지게 되었고 그로 인해 크기가 작아진 소자가 원래의 기능을 하지 못하게 되었다. 위의 그림에서 보면, Gate-Insulator의 역할은 부도체로서 전류를 차단해야하는데 소자가 작아지면서 완벽하게 차단하지 못한다. Gate-Insulator은 SiO2로 이루어져있는데 이 SiO2의 두께가 얇아지고 크기가 작아지면서 제 기능을 하지 못하게 되었다.
C의 값을 늘려야 MOSFET에서 전류를 차단하는 역할을 확실히 할 수 있는데, 소자가 작아지면서 Gate-Insulator도 작아지게 되어 제 기능을 하지 못하게 되었다. 그래서 생각하게 된 게,새로운 물질을 사용하자. SiO2대신 다른 물질을 사용하자. 새로운 물질은 기존의 SiO2의 ε값과 다를 것이며 이 값을 조절해서 전류 제어를 해보자.
High-k, Low-k
소자에서 전류가 잘 흐르거나, 흐르지 말아야 할 곳이 있다. High-k는 ε값을 크게 제어해서 전류를 잘 흐르지 못하게 하고Low-k는 ε값을 작게 제어해서 전류를 잘 흐르게 한다.
k : 유전상수 (값이 클수록 가질 수 있는 전기용량이 큼)
High-k
High-k란 유전율이 높은 물질을 말한다. 유전율이란 부도체(유전체)이면서도 내부에 전자기파의 진행을 가능하게 하는 정도를 의미한다. 이는 물질내부의 양전하와 음전하가 얼마나 민감하게 반응해 움직이느냐의 정도를 말하는 것으로 이 유전율이 높은 물질을 high-k, 낮은 물질을 low-k라 한다.
반도체는 Gate나 Capacitor을 만들 때 부도체인 유전체로 인접한 회로를 분리한다. 이 유전체는 반도체 내의 배선과 배선 사이의 전기적 간섭을 차단하고, 트랜지스터의 기본 구성 단위인 게이트를 절연하는데 사용한다. k가 높을수록 배선 간 전류누설의 차단능력이 뛰어나고 게이트의 절연특성이 좋아 미세 회로를 만들 수 있는 장점이 있다.
특히 최근 반도체 회로의 미세화에 따라 디자인 룰이 50나노 이하로 내려가면 Crosstalk와 같은 전류 누설이 문제가 된다. 절연막으로 high-k 물질을 사용하면, 전하를 가두어 전류 누설을 막을 수 있다. 현재 개발된 high-k 물질은 하프니움 다이옥사이드(Hfo2), 지르코니움다이옥사이드(ZrO2) 등이 있으며, 이보다 k값이 높은 물질의 개발이 활발한 상황이다.
High-k는 전류를 차단하는 게 주 목적이므로, Gate-Insulator에 SiO2보다 높은 ε값을 갖는 물질을 사용한다.
High-k 물질은 Hf 계열의 Source로 업체마다 조금씩 다르며, 적용 공정 또한 조금씩 다르다. 현재는 Hf Source를 대체할 물질(Al, Zr, Ta, STO, BST 등)을 찾거나, Hf Source에 다른 물질을 추가하여 증착시키는 방법 등 여러가지 방향으로 연구되고 있다. Insulator를 Metal 계열의 High-k로 바꾸면서 Gate 물질 또한 변화가 요구되어 기존의 Poly-silicon에서 Metal Gate로 변경하였다.
Low-k
저유전체는 일반적으로 4이하의 낮은 유전상수 값을 가진 물질로, 반도체 절연 물질로 쓰이는 산화 실리콘에 비해 향상된 절연 능력을 가지고 있는 유전체 물질을 말한다. 반도체 재료 중에서도 유전율이 3이하의 저유전 재료들은 차세대 반도체 금속 배선의 층간 물질(ILD : Interlayer Dielectric, IMD : Intermetallic Dielectric) 등으로의 이용이 검토된다. 이는 기존의 층간 절연 물질인 SiO2의 유전율 값이 3.9~4.2 로서 너무 높아 반도체 칩의 고집적화, 고속화 등에 문제를 야기하기 때문이다.
커패시터에 양 전극 사이에 들어가는 물질은 고유전물을 사용하며, 그 외 단순히 절연만을 원하는 절연막에는 저유전상수 물질을 사용하는 것이 유리하다.
고유전물질인 경우 소자를 구동하기 위한 전력이 많이 필요하기 때문이다. Low-k도 전류를 차단하는 게 주 목적이므로, 전류가 흐르는 통로에 ε값이 낮은 물질을 두어, 전류의 이동중에 손실이 없게 한다.
증착과정에서 미세화라는 트렌드로 인해 High-K전구체에 대한 수요가 발생. 미세화가 계속 진행되자 기존 이산화규소(SiO2)절연막으로는 한계가 있고 이에따라 유전율이 높은 High-K전구체를 증착시켜 누설전류를 줄이게 됨.
1.웨이퍼공정 ★ 1) 모래에서 실리콘 원료추출 -> 녹임 ->고순도 실리콘 용액 ->잉곳제조 2)잉곳절단 -웨이퍼 얇을수록 원가절감 -웨이퍼크기가 클수록 두께는 어쩔수 없이 증가 3)웨이퍼 표면 연마
2.산화공정 ★★ 웨이퍼에 산화막 입히는 증착공정 Si기판위에서 산소와 수증기를 이용하여 막을 형성 산화물 : 산소와 다른 원소와의 2원화합물 총칭 ○산화막 역할 1. 불순물로부터 실리콘 표면 보호 2.웨이퍼 위 배선 합선 안되도록 절연막 역할 3.MOSFET구조하에서 Oxide(산화물) 절연막 역할
MOSFET이란
1) 건식산화 O2만을 이용해 얇은 막을 형성할 때 사용. 전기적 특성이 좋은 산화물 생성 Si(solid) + O2(gas) = SiO2(Solid)
2)습식산화 산소 O2와 수증기 H2O를 모두 사용해 산화막 형성속도가 빠르다. But 다소 두꺼운 막 형성. 절연특성이 상대적 별로 (건식보다 약 5~10배 두껍다) Si(solid) + H20(gas) = SiO2(Solid) + 2H2(gas)
건식산화와 습식산화는 산화공정의 여러변수중 하나인 Oxidant(산화재: O2, H2O)에 따른 구분
○열산화공정의 과정 1) Wafer Cleaning (Wet Station) : 웨이퍼클리닝, 웨이퍼 기판위에 자연으로 형성되는 Native Oxide(SiO2)막을 제거 자연적으로 공기랑 만나 생성되는 SiO2막은 변수이므로 제거. HF(무수불산)을 이용하여 선택적 제거. 2) Thermal Oxidation(Furnace) : 열의 산화(물품가열하고녹임), 열로 산소결합, 수소out Furnace를 이용 900~1200도 온도로 건식/습식 공정 진행. Furnace장비를 통해 적절한 온도와 가스를 넣어주며 산화공정진행.
쿼츠boat 와 Furance 장비구조
3) Inspection(Ellipsometer) : 마지막으로 검사 진행. Laser Ellipsometer이용 산화막 평균두께 확인
○ 산화공정이 사용되는 이유 & 용도 산화막이 적용되는 주요 Layer에 대한 이해-배선간의 isolation(분리), passivation(보호), MOSFET구조 게이트 절연막, 캐패시터 산화막, Diffusion 및 이온주입 공정 마스크 역할. 1) MOSFET에서 Gate Insulator(게이트 절연막) 형성 트랜지스터가 한쪽으로 전류 흐르면 다른쪽은 못흐르게 막아야하니 이것이 게이트절연막이 된다. SiO2의 Gate Oxide(산화물)은 SiO2-> SiON->HfO2로 High-K소재로 변하게 됨 2) Isolation(소자 간의 격리) - LOCOS->STI 소자가 점점 작아짐에 따라 소자간의 전류가 흐르는 것을 막기 위해 소자의 사이사이에 산화막을 넣기시작 ▷LOCOS란 Local Oxidation of Silicon의 약자, Si층 위에 SiO2산화막을 형성하여 isolation 층을 형성 산화막이 불균일한 Bird's Beak 현상 발생 ▷ STI(Shallow Trench Isolation)은 Nitride(질화물)과 PR도포 -> Etching 진행 -> CVD방식 이용하여 Depostion(증착) ->CMP 및 Nitride Strip 진행 -> isolation 형성, 결국 균일한 산화막 형성가능, 저온공정에서도 제작가능, STI방식이 주류
3) Mask Layer (선택적 식각 가능) 이온공정 또는 선택적식각공정에서 원하는 부분만 공정가능하도록 하는 Mask Layer역할 Mask Layer는 산화막을 이용하여 PR을 대신 이온주입공정을 통해 제조하는 Source 와 Drain의 경우 Doping(결정의 물성을 변화시키기 위해 소량의 불순물을 첨가 하는 공정)하고자하는 영역에 있는 SiO2를 선택적으로 식각(깎고)하고, 식각이 된 부분에는 Dopant(전기 전도도를 변화 시키기 위해 반도체에서 의도적으로 첨가시키는 불순물) 를 주입한다. SiO2로 덮인 부분은 Doping되지 않는다.
전자들의 여행계획 : Source가 출발지점이라면 Drain은 도착지점이다
4) Cap Dielectric(유전체) 유전체 : 양 끝단에 전압 인가 시, 양쪽 표면에 서로 다른 극성의 전하가 유기되는(쌓이는) 물질을 유전체라 한다.
산화막(SiO2)는 DRAM의 유전막을 담당. 하지만 산화막보다 유전율이 높은 High-K Dielectrics유전막을 사용하는 방식으로 발전. 유전막물질은 SiO2->ONO->Al2O3->HfO2->ZrO2로 변경
5) Passivation(반도체 칩 표면에 보호막을 씌움), ILD, IMD ILD(inter layer Dielectrics)는 칩의 소자를 연결하는 층사이의 알루미늄이나 구리배선의 절연막 IMD(inter Metal Dielectrics)는 반도체 층 내에 있는 금속배선이 합선되지 않도록 절연하는 역할 Passivation은 소자를 보호하는 역할
3.포토공정 ★★★ 회로를 그려놓는 공정. Photo(빛) + Litho(돌) + Graphy(인쇄술) : 빛을 이용해 돌을 찍어내는 기법 멀티패터닝의 개념이 등장하게 된 배경도 미세화를 달성하기 위함. 증착, 식각 등에서 공정에서 동반되는 공정 무수한 포토공정 횟수를 통해 반도체 회로는 끊임없이 만들어지고 지워진다.
<포토공정은 7개의 세부공정> ①웨이퍼 준비 : 웨이퍼 표면에 HMDS(Hexa methylene disilazance)라는 물질을 도포하여 수분제거
②PR 도포 (Spin Coating방식) -감광액(Photoresist.PR) : 특정파장대 영역의 빛을 통해 광화학 반응을 일으키는 물질 (=빛에 반응하여 분자구조가 바뀌게됨), 현상(development)공정을 통해 반도체 미세패턴을 형성. -PR의 3가지 재료 1) Solvent : Resin(Polymer)를 녹여 액체상태로 만드는 용매역할. 점도를 결정. PR의 97% 2) Resin(Polymer) : 단위분자가 수천개씩 결합한 상태로 현상 후 패턴으로 남아있는 resist 의 실체 3) Photo Active Compound (PAC) : sensitizer라고 불리며, 현상공정에서 resin을 녹게하거나 녹지않게 하는 역할. PAC 반응에 따라 positive PR, Negative PR을 나눔.
- Spin Coating 방식을 사용하여 웨이퍼 위에 소량으로 PR을 뿌린 후 빠른속도로 회전시켜 균일하게 도포 PR의 두께는 균일해야함.
- 문제점 1) Edge Bead : PR가장자라기 두껍게 도포(장력효과). 에탄올로 끝부분을 제거 2) Streaks : 웨이퍼 불순물에 의해 발생, 줄무늬가 발생 -> 확실한 클리닝 & 스핀코팅시 속도와 시간을 증가
③소프트베이크(Soft Bake) - PR과 함께 있는 solvent를 제거하여 PR이 기판위에 잘 달라붙게함. - 60~100도에서 액체상태인 PR을 경화(단단하게 굳게)하는 과정 -> Solvent 증발 -> resist 밀도 증가 Solvent 가 남아있으면 빛을 흡수하여 차후 노광이 안되는 영역이 발생 - Microwave Heater(Hot plate) 나 IR oven사용
④노광(Lithograpgy-Aligment and Exposure) <포토공정핵심> - 패턴이 형성된 mask 기판과 align(정렬)하고 빛을 선택적으로 쏘아 패턴 형성 - Exposure(빛의 노출) 3가지 방식 1) 접촉식 노광 (Contact) PR층과 mask가 매우 가까워 빛의 회절에 의한 영향을 적게 받아 미세패턴만드는데 유리 But mask가 PR에 닿아서 mask가 오염에 의해 손상 2) 근접식 노광 (Proximity) 오염 및 mask 손상 X, mask 교체 유리 But 빛의 회절->미세패턴 어려움. 주로 큰패턴 사용 3) 투영식 노광 (Projection) 광원과 웨이퍼 사이에 condenser lens 등을 삽입하여 mask(reticle) 패턴을 축소하여 노광 오염 및 mask 손상X, 회절X -> 미세패턴 가능 But 복잡, 고가, 긴 노광시간. 노광장비는 Stepper 와 Scanner로 나뉨. Stepper(사진기)는 발자국 찍듯. 하나의 마스크 패턴을 한번에 1:1비율로 노광 한방에 찍는 방법이다 보니 Lens 그림을 보면 4곳의 모서리쪽에서 수차나 왜곡이 생긴다. 즉, 노광 -> 이동 -> 노광 -> 이동을 계속해서 반복하는 노광 장비이다. Scanner(스캐너)는 웨이퍼를 이동하며 하나의 마스크를 지나면서 한줄씩 인쇄. M:1 축소 노광가능->초미세공정 150nm공정 이하에서 Scanner방식. 해상도 좋음. 대부분 사용 Lens의 가장 좋은 부분의 이미지만 잘라서 스캔하는 방식의 노광 장비이다. 스캔 노광 -> 이동 -> 스캔 노광 -> 이동 의 방식을 계속해서 반복.
Scanner : 스캐너 : 선광원 // Stepper : 사진기 : 면광원
⑤노광 후 베이크 공정(post-exposure bake) - PAC(Photoactive compound)를 확산시켜 PR표면을 매끄럽고 평탄하게 하기 위해 가열 및 건조 PR이 빛을 받을때 간섭으로 인해 발생되는 패턴 측면의 물결무늬(standing wave)감소
⑥현상(Development) - developer(현상액) 을 이용 일정부위의 PR을 제거하여 패턴을 형성 노광 후 필요없는 부분을 제거, 가장중요한것은 현상시간 - Positive PR : 빛이 들어올경우빛을 받지 않는 부분은 PR이 남고, 빛을 받은 부분은 현상하여 제거. Nagative PR : 빛을 들어올경우빛을 받은 부분은 PR이 남고, 빛을 받지 않은 부분은 현상하여 제거.
⑦하드베이크(Hard Bake) - 현상(develop) 공정이후 남아있는 찌꺼기(솔벤트, 현상액잔여물)를 제거, PR을 다시 공정 - PR을 더 단단하게 만들어 이온주입, 식각등 후속공정 견디도록 내구성 UP - 120~180도 에서 20~30분 동안 구움
⑧ 검사(Inspectio) - 포토공정은 다른 공정과 달리 실패하였을 경우 다시 진행가능. Re-work - 검사해서 PR이 알맞게 도포 되었으면 Etching(식각)공정 진행.
4.증착공정 ★★★ 웨이퍼 위에 특정한 물질을 일정한 두께를 가지도록 입히는 과정
PVD(물리적 기상증착) : 특정 물질에 직접 에너지를 보내 증착 - 금속막증착시 사용. 저온공정. 안전. 막질이 우수. 불순물 오염이 낮음 - 열증발법(Thermal Evaporation), 전자빔증발법(E-Beam Evaporation), 스퍼터링법(Sputtering)
어플라이드의 PVD 장치
CVD(화학적 기상증착) : 가스들의 반을으로 물질을 증착 - 가장 많이 사용. 방식이 간단하고 저렴. 선택비가 높음. 불순물 오염정도가 높음
증착기술 trend가 ALD로 넘어간다고 생각하기 쉬우나 꼭 그런것은 아님 현재 CVD 가장 많이 사용 : HDPCVD, ALCVD 등으로 기술 발전. Passivation, STI, IMD, Gate에서는 CVD방식 주로 사용 ALD 도 배치타입 ALD으로 처리량 행상위해 노력 DRAM Capacitor, Gate Oxide(HKMG)에서는 ALD 주로 사용 각 Layer에 맞는 증착방식 적용, 서로 함께 발전중.
○PVD 공정 -증착할 물질에 직접 에너지를 인가하여 증착 -CVD에 비해 증착속도 느림, But 박막의 품질이 우수. -1) 도가니 안에 담긴 물질을 끟여 기화시키는 증발법(Evaporation) 2) 양이온을 타겟 물질에 입사시켜 떨어진 타겟 물질을 웨이퍼에 증착시키는 스퍼터링(Sputterting)
스퍼터(튕겨져나온)된 원자들이 기판까지 날아가 붙는다
○CVD 공정
-고온의 웨이퍼 표면에서 가스반응 -CVD 핵심 제어 요소는 진공압력, 온도, 화학적 원소. -막의 두께를 얇게, 밀도는 높이는 방식으로 진화 -CVD방식은 압력을 기준으로 구분. 압력을 낮출수록 더 정밀하고 균일. -But 저압상태는 공정시간 길어짐. 반응속도를 유지하려면 웨이퍼 온도를 높여야함 -But But, 열온도를 높이면 막에 주는 스트레스가 커짐 -> 해결하기위해 플라즈마 에너지보충하여 증착(PECVD) -불순물때문에 PECVD는 막질의 상태가 별로 -> 플라즈마식각과 증착을 함께 이용하는 HDPCVD 사용
*APCVD, LPCVD : 균일도 한계, 8인치 웨이퍼 사용, 12인치 웨이퍼사용되는 현재는 거의 적용X *LPCVD : 저압상태-> 공정시간 길어짐 -> 온도를 높여야함. APCVD에 비해 온도 2배 증가 하부에 위치한 Poly Gate, Gate Oxide는 온도 높여도 하부에 녹는막이 X. 상부에 위치한 IMD는 word line(?) 녹음 ->PECVD 개발 *PECVD : 저압+낮은온도(400도). 열에너지 대신 플라즈마 에너지를 보충 사용 플라즈마상태(분자상태로 존재하는 기체가 이온으로 나뉜상태), 즉 이온화된기체 -> 화학반응 -> 원하는 물질은 기판에 고르게 쌓임 -> 나머지 이온들은 결합하여 기체로 배출 PECVD는 이온화된 여러 입자중 Radical을 사용. 저온에서도 다른 원소와 쉽게 화학적 결합하므로. But, Radicald은 막질의 상태가 별로. -> CVD공정이후 CMP공정 동반 -> 막의 품질이 떨어져도 무방한 위치에 사용(즉, 층간 절연막, 예를들어 IMD,ILD 일종인 SiO2 형성할때 사용) *HDPCVD : 플라즈마 증착과 식각을 모두이용. 이 둘의 속도를 조절하여 Layer를 형성. 막질의 두께가 일정 특히, 식각으로 사이공간 확보-> 증착이 쉬워짐 -> void 발생확률 감소 -> 미세화 공정 STI형성하는데 사용 ○ALD 공정 *ALD(원자단위증착) : CVD, PVD보다 얇고 미세한 막 형성. - Precursor(전구체) 화학물질과 특정반응물질(Ractant)을 번갈아가면서 주입->웨이퍼표면에만 화학반응 유도 - Precursor,Ractant 화학반응으로 원자층을 하나씩 쌓아가는 미세 박막 증착기술. - 1개층(1cycle)씩 쌓이므로 원자층수 파악 -> 두께관리 용이 ALD은 흡착/치환/생성/배출 통해 1cycle 지나며 원자 1층 형성 (원자1층 : mono layer)
- ALD은 주로 1)DRAM Capacitor 형성, 2) DRAM 및 Logic에서 Gate Oxide 증착, 3)3D NAND에서 칩 가장아랫단까지 전극역할하는 텅스텐을 증착시키는 공법 ->초미세화 수요증가 공정 - 단점은 생산성. But, 배치타입ALD(웨이퍼 한꺼번에 투입하여 처리량증가) & 웨이퍼를 움직이면서 박막진행하는 Spatial Type공법 개발중 + 원자층을 식각에 활용하는 원자층 식각공법(ALE) & 웨이퍼표면에만 원자층 증착하는공법 개발중 + 플라즈마 사용하여 저온에서도 박막증착 가능한 PEALD기술 & PEALD 에서 플라즈마가 주는 데미지를 최소하 하기 위한 RPEALD(Remote PEALD) 개발중. - 삼성전자는 Selective ALD(영역 선택적 ALD) 기술 개발중. 원하는 구역에만 절연막 혹은 금속막 형성 Selective ALD : 노광-증착-식각-CMP공정을 ALD증착 한번으로 단순화 - ALD시장 : single type 경우 ASM International, Lam Research가 60%이상 국내는 원익IPS, 주성엔지니어링, 유진테크(Batch Type ALD 국산화) Batch Type ALD는 TEL이 독점
※ CVD 와 ALD 비교 CVD는 챔버안 진공공간과 웨이퍼 표면 모두 화학반응이 일어나 막이 쌓임 소스를 지속적으로 공급할수록 이와 비례하여 증착막 두께가 두꺼워짐 ALD는 표면에서만 반응->막 두께를 절반으로 구현. 원자층 형성에 쓰이지 않는 원자는 튕겨져 나감->기존 박막보다 일정한 굵기. 소스를 지속적으로 공급해도 공간분할방식으로 원자층은 1개층만 쌓임
○ 증착 및 시각 공정의 주요인자 1) Step Coverage(단차 피복성 S/C) - 단차에서 일정한 두께를 유지하는 여부, 균일도 - 높이나 위치 상관없이 균일한 두께 - s/t가 1에 가까울수록 S/C가 우수 - 단차가 있는 부분은 안쪽이 잘 안쌓이
2) Uniformity (균일도) - 일진선 상에서 균일한 증착 및 식각정도 판단 (주로 시각공정)
3) Selectivity(선택비) - 식각공정에서 사용. - 물질a : 식각을 원하는 물질(Etch Target), 물질b : 식각을 원하지 않는 물질(Mask Layer) - 물질a식각속도 / 물질b시각속도 - 선택비가 클수록 잘되는 Ethching 공정
4) 등방성(Isotropic) / 비등방성(Anisotropic) 식각 - 등방성 식각 : 모든 방향으로 식각속도가 같은것 -> 주로 화학적 식각(Wet Ethcing) - 비등방성 식각 : 수직 및 수평간 식각속도가 다른것 -> 주로 건식 식각(Dry Ethcing)
5) Void 발생 유무(Gap Filling 능력) - S/C가 우수하지 못한경우 단차 사이에 빈 공간이 생김 - 사이 공간을 증착으로 채우다보면 잘 안채워져 (c)처럼 채워지고 빈공간이발생 - 이공간을 PVD 공정에서 Void, CVD공정에서는 Seam 이라함
5.이온주입공정 ★★ 반도체는 기존 부도체형태에서 불순물(도펀트)를 주입하여 반도체 성질을 가지게됨 Source와 Drain 단자를 형성
○ 열확산(Thermal Diffusion) 공정 - 가스형태의 불순물을 공급 -> 높은 온도로 가열 (산화공정과 비슷) - 비용 저렴, 쉬운 난이도, - But, 정밀한 농도제어 어려움, 공정 온도 높음
○ 이온주입(Ion Implant) 공정 - 도핑 물질을 이온화 한 후, 가속하여 웨이퍼 표면에 주입 - 전자충돌->도핑물질이 이온화->발생하는 이온중 원하는 이온 선별->전기장을 통해 강제로 웨이퍼에 주입 - 에너지가 강해, 실리콘이 파괴되기도함 -> 어닐링(Annealing) 공정 동반 필요 - 채널링현상 : 이온이 지나치게 깊숙히 도달하는 현상 -> 약간의 각도를 틀어서 입사시켜야함 ->but, Shadowed Region 발생 -> 어닐링(Annealing) 공정 필요 - 어닐링(Annealing) 공정 : 고온에서 짧게 진행하는 RTA(Rapid Thermal Annealing) 방식
○ 이온주입 공정변수 1) 도펀트 : 도펀트 종류는 도핑 농도에 영향 2) 에너지 : 에너지가 높을수록 도펀트가 깊숙히 들어감, 충분하지 못하면 도펀트가 튕겨져 나옴 3) 단위면적당 도핑정도 : 과하다고 좋은건 아님. 적당량의 Dose 선택 4) 기울기 : 이온이 원자에 부딪히지 않고 깊숙이 들어가는 현상 Channeling. -> 막기위해 7도로 기울여서 쏨
2) Annealing : 주입된 이온과 전자들이 제대로 자리잡도록 고온 열처리 1) 실리콘 격자 손상 복구 2)주입된 불순물의 전기적 활성화
RTA(Rapid Thermal Annealing)
3) Inspection : 도핑된 웨이퍼는 두께도 색깔도 변하지 않아서 면저항을 측정하여 그 정도를 알아볼수있음
6.식각공정 ★★★ 웨이퍼 위에를 형성된것을 깎는것 주로 포토공정 이후 PR로 보호되지 않는 영역을 제거하는 용도 식각 물질(Etchant)의 식각 대상 표면까지 확산 -> 화학적 반응(Reactants) -> 반응 부산물의 용액으로 확산
▶식각속도 : 시간당 얼마나 식각 -> (식각된두께)/(식각시간) ▶선택비 : 식각을 원하는 물질 식각속도 / 식각을 원하지 않는 물질 시각속도 (클수록 좋음) ▶식각방향(Etch Profile) : 수평의 시각정도 / 수직의 식각정도
▶플라즈마 : 플라즈마란 고체 액체 기체 말고 제 4물질 상태. 고온에서 이온과 전자가 분리되 있는 이온화된 상태 (네온사인, 번개, 오로라) 플라즈마 형성시 Ar많이 사용.
○ 습식 식각(Wet Etch) - 용액을 이용 - 미세패터닝 기술이 어려워서 건식식각을 더 많이 사용 - 1) Dip 방식 : 화학용액에 담금 발전된 Immersion 방식 : 현재주로 사용. 부식액에 담가 식각진행 -> 용액을 씻어내는 린스 ->린스액을 말리는 Dry과정 2) Spray 방식 : 화학물질을 스프레이로 뿌림 - 실리콘(Si)식각 과정 : HF, 질산(HNO3), 과산화수소(H2O2), 탄산(CH3COOH) 혼합물 사용 - 등방성을 가지므로 미세패턴 형성 어려움, 오염위험 - PR아래쪽도 깎는 under cut문제
○ 건식 식각(Dry Etch) - 플라즈마를 이용 플라즈마의 반응성 기체에 의한 화학적 식각 - 1) High Pressure Plasma Ethching 플라즈마 반응성 기체(염소or불소)에 의한 화학적 식각 웨이퍼 표면에 휘발성있는 화합물을 형성하여 식각 등방성 식각 형태, 원하지 않는 부분도 식각 2) Physical Etching(Ion Milling) 플라즈마 이온을 이용하여 운동에너지를 가속화해 식각하고자 하는 물질의 결합에너지를 끊어 식각 Sputtering식각 이방성 식각 but 선택비가 떨어짐, 처리량이 떨어짐 3) RIE (Reactive Ion Etching) 위의 두가지 혼합, 각 단점을 보완 반응성기체를 챔버에 주입 -> 높은 주파수 가함 -> 양성자와 전자가 끊어짐 -> 플라즈마 이온생성 -> 챔버 양끝의 전극차로 전기장 생성 ->이온들이 전기장을 타고 기판에 충돌(물리적반응식각) or 이온들이 화학적 작용을 통해 기판과 결합후 떼어짐(화학적 식각) 비쌈, 독한 가스 생성. 유해가스 정화 필요.
○ 국내 현황 - dry etcher 제작 할수있는 업체 극소수 - 증착공정(ALD장비)보다 더 난이도 높음 - DRAM, Logic은 노광공정이 중요 - 3D NAND 기술은 식각과 증착이 중요 -> ADL공정과 더불어 ALE 공정이 확대될듯
7.금속배선 ★★ -다양한 소자를 전기적으로 연결 -반도체 공정이 3D화 되면서 기술 수요와 난이도가 증가 -배선위한 금속의 필요조건 1)낮은 전기저항(Au(금),Al(알루미늄),Cu(구리),W(텅스텐),Ti(티타늄)) 2)웨이퍼와 부착성 3)열적/화학적 안정성 4)패턴형성 용이성 5)높은 신뢰성 6)낮은 제조가격 7)낮은 배선저항 - 저항이 상승하면 신호 전압 감소,소비전력증가, 온도증가 8)낮은 배선용량 - 용량증가하면 인접배선사이에 문제발생, 소비전력증거 9)발열 - 열전도율 높은 배선이 유리
○ 재료의 변화 Al->Cu - 재료특성이 좋음.But 배선 형성 공정이 복잡해짐 - 증착방식은 CVD - 구리는 식각이 어려워서 구리를 증착시킬 부분을 미리 파놓고 구리를 증착 이후, CMP라는 물리 화학적 방법으로 갈아버림
○재료의 변화 Cu -> Co(코발트) - 전자이동 밀도 증 - 구리쓸때 확산방지해야되서 베어러층필요했는데 필요없어짐->저항이 줄어듬
